去年在设计一款无线产品的时候，为了节省时间，使用了别人设计好的PCB源文件，结果遇到了一件有意思的事情——Allegro中过孔重叠却不报DRC错误，见下图。由于这个PCB源文件最初不是我设计的，所以原来的工程师做的特殊设定我并不清楚，但这个过孔重叠的问题肯定要解决才行。
第一步，确定Allegro Constrains Manager - ->Physical - ->Physical Constrain Set- ->All Layers- ->Pad-Pad Connect已经设定为NOT_ALLOWED。
第二步，确定Allegro Constrains Manager - ->Same Net Spacing- ->Same Net Spacing Constrain Set- ->All Layers- ->Vias- ->Thru Via To Thru Via已经设定了同网络过孔间距，这里是5mil。
第三步，确定Setup- ->Constrains- ->Modes- ->Same Net Spacing Modes- ->Vias已经勾选。
以上三步都是特别容易想到的，然而，这并不能解决过孔重叠却不报错的问题。后来，我在Allegro Constrains Manager里面找了好久才最终确定，一定要将Allegro Constrains Manager - ->Same Net Spacing- ->Same Net Spacing Constrain Set- ->All Layers- ->Options- ->Enable DRC By-Layer由FALSE改为TRUE，才会正常报出DRC错误。
